CS LAB
- ACA-LAB
- Berkeley EECS
- ETH CS
- Scalable Energy-efficient Architecture Lab
- EPFL EE
- Berkeley Architecture Research
- 华中大高性能体系结构与系统实验室
Collaborator
OPEN SOURCE TOOLS
- Verilator: the fastest Verilog/SystemVerilog simulator
- CACTI: A Tool to Model Caches/Memories, 3D stacking, and off-chip IO by HP-Lab
RISC-V OPEN SOURCE
- 相关项目简介
- Rocket: Berkeley 32位RISC-V SOC及Chip Generator
- BOOM: Berkeley 64位五级流水线顺序RISC-V核，按照BOOM v2 technique report所述像是已经支持乱序执行
- Hammingbird E203: 芯来科技开发的RISC-V MCU
- Ibex: 脱胎于zero-riscy的core，支持RV32IMC及一些Z系列指令
- VexRiscv: SpinalHDL代表作，VexRiscv可配置，可支持RV32IMCA，可配置为经典5级流水
- SweRV EH1：WD开发的其中一款RISC-V core，支持RV32IMC，双发射，单线程，9级流水
- https://github.com/chipsalliance/Cores-SweRV
- https://github.com/chipsalliance/Cores-SweRV-EH2
- https://github.com/chipsalliance/Cores-SweRV-EL2
- https://www.westerndigital.com/company/innovation/open-source/risc-v
- 无剑: 平头哥的RISC-V处理器，学习资料缺乏，代码可读性较差，不是一个理想的学习对象
- 香山: 中科院计算所开源RISC-V处理器项目
- openpiton: 普林斯顿开源 25 核处理器, 目前版本的 Piton 芯片大小 6 毫米 x6 毫米，有超过 4.6 亿个晶体管，使用 IBM 的 32 纳米工艺制造，是至今学术机 构开发的最复杂处理器。 > darkriscv：opensouce RISC-V cpu core implemented in Verilog from scratch in one night! > CVA6 RISC-V CPU：CVA6 是一个 6 级、单期、有序 CPU，它实现了 64 位 RISC-V 指令集。
Reference: 优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V RISC-V指令集架构介绍及国内外厂商介绍
Interesting Web
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- https://uops.info/
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